- Percobaan 1 Kondisi 8
2. Gambar Rangkaian Simulasi
[Kembali]
percobaan 1 kondisi 8
3. Video [Kembali]
percobaan 1 kondisi 8
percobaan 1 kondisi 8
percobaan 1 dengan ketentuan input B0=1, B1=0, B2=1, B3=don’t care, B4=don’t care, B5=0, B6=don’t care
dalam percobaan tersebut menggunakan J-K flipflop dan D flipflop , dimana menggunakan masukan tambahan yaitu reset dan set dengan sifat aktif low , aktif loe berarti input akan dibacaca 1 ketika masukan yang diberikan berlogika 0 atau bisa dibilang lactif low akan aktif jika diberi tegangan rendah , sedangkan aktif hight akan aktif ketika diberi tegangan lebih dari aktif low.
pada rangkaian terjadi kondisi Asinkronus atau hasil output tidak bergantung CLK (clock) ,jadi input yang dihitung hanya reset dan preset(set). asinkronus terjadi ketika input set/ preset salah satunya aktif atau jika kediuanya aktif itu adalah input terlarang atau tidak boleh digunakan. lalu ada juga kondisi sinkronus dimana output sinkron dengan CLK, kondisi terjadi ketika reset dan preset tidak dalam kondisi aktif maka yang digunakan adalah input J-K.
pada percobaan dapat dilihat bahawa kondisi asinkronus yaitu reset aktif dan preset non aktif sehingga input Q menjadi reset atau 0 dan Q' menjadi 1 karna invers dari Q
File HTML [download]
File Gambar Rangkaian 1 [download]
File Video Rangkaian 1 [download]
File Rangkaian Percobaan 1 Kondisi 8 [download]
File Rangkaian Percobaan 2 Kondisi 6 [download]
File Data Sheet [download]
Tidak ada komentar:
Posting Komentar