LAPORAN AKHIR 2

LAPORAN AKHIR 2








2. Alat dan Bahan [Kembali]


2.1 Alat dan Bahan 1

a.. Jumper
Gambar 1. Jumper

b.Panel DL 2203D 
c.Panel DL 2203C 
d.Panel DL 2203S
Gambar 2. Modul De Lorenzo


2.2 Bahan Proteus

1. IC 74LS112

Gambar 3. IC 74LS112


2. Switch (SW-SPDT)

Gambar 4. Switch


3. Logicprobe atau LED
Gambar 5. Logic Probe

4. Power DC

Gambar 6. Power DC



3. Rangkaian [Kembali]







4. Prinsip Kerja [Kembali]

percobaan 2 kondisi 6

percobaan 2 dengan input B0=0 B1=clock B2=1 menggunakan T flip-flop

dalam percobaan menggunakan T flip flop dimana T flip-flop sendiri merupakan rangkaian JK yang dimana input J dan K nya dihubungkan menjadi 1 sehingga inputnya menjadi 1 yaitu T. dalam percobaan input T dihubungkan langsung ke VCC sehingga logika bernilai 1 pada input T, sedangkan pada input R dan S aktif low dihubungkan dengan B0 dan B2 dengan logika pada input yang diberi 0 dan 1 , sehingga input yang dibaca adalah logika 1 untuk B0 dan 0 untuk B2 karena input nya adalah activ low.

hasil pembacaan akan diambil dari sifat asinkronus karena input R dan S sedang aktif dan JK dan clock diabaikan , seperti pada modul yang berlogika 1 saat pembacaan adalah R dan S berlogika 0 sehingga yang tampil di input Q adalah 0 dan Q' adalah 1 , Q bernilai 0 berarti reset aktif , sedangkan jika 1 artinya set.

5. Video Percobaan [Kembali]





6. Analisa [Kembali]

1. Apa yang terjadi bila B1 diganti clock pada kondisi 2
=
Jika B1 dihubung clock dengan logika 0  maka B2 adalah dont care dan B0 adalah 1, karena B2 di set dan B0 di reset maka jika B2 berlogika 1 maka dia masuk ke kondisi sinkron dan jika B2 0 maka masuk ke asinkron dimana keluaran nya adalah set 1 dan Q'=0

2.  Bandingkan hasil percobaan dengan teori
=
Percobaan berfokus pada kondisi asinkron karena inp T dihubungkan langsung ke vcc dan yang diatur adalah S-R , dimana dapat diambil hasilnya percobaan sesuai dengan teori dengan kondisi sinkron dan asinkron juga sifat input actif low (fall time) dan actif hight (rise time)

3. Apa fungsi kaki pada flipflop yang digunakan
=
T = merupakan input yang dimana dalam t adalah kaki J dan K yang dihubungkan
CLk = kaki ini berfungsi untuk mengatur clock
R = kaki input reset dimana jika kaki ini aktif maka Q akan bernilai 0
S = kaki input set dimana jika kaki ini aktif maka Q akan bernilai 1
Q dan Q' = kaki output dimana aslinya kaki Q' adalah invers Q



7. Download [Kembali]

File HTML [download]
File Gambar Rangkaian 1 [download]
File Video Rangkaian 1 [download]
File Rangkaian Percobaan 1 Kondisi 8 [download]
File Data Sheet [download]


 

- Tidak ada komentar:

Laporan Akhir 1

LAPORAN AKHIR 1



2. Alat dan Bahan [Kembali]


2.1 Alat dan Bahan 1

a.. Jumper
Gambar 1. Jumper

b.Panel DL 2203D 
c.Panel DL 2203C 
d.Panel DL 2203S
Gambar 2. Modul De Lorenzo


2.2 Bahan Proteus

1. IC 74LS112

Gambar 3. IC 74LS112

2. IC 7474

Gambar 4. IC 7474
3. Switch (SW-SPDT)

Gambar 5. Switch


4. Logicprobe atau LED
Gambar 6. Logic Probe

5. Power DC

Gambar 7. Power DC



3. Rangkaian [Kembali]






4. Prinsip Kerja [Kembali]

percobaan 1 kondisi 8

percobaan 1 dengan ketentuan input B0=1, B1=0, B2=1, B3=don’t care, B4=don’t care, B5=0, B6=don’t care

dalam percobaan tersebut menggunakan J-K flipflop dan D flipflop , dimana menggunakan masukan tambahan yaitu reset dan set dengan sifat aktif low , aktif loe berarti input akan dibacaca 1 ketika masukan yang diberikan berlogika 0 atau bisa dibilang lactif low akan aktif jika diberi tegangan rendah , sedangkan aktif hight akan aktif ketika diberi tegangan lebih dari aktif low.

pada rangkaian terjadi kondisi Asinkronus atau hasil output tidak bergantung CLK (clock) ,jadi input yang dihitung hanya reset dan preset(set). asinkronus terjadi ketika input set/ preset salah satunya aktif atau jika kediuanya aktif itu adalah input terlarang atau tidak boleh digunakan. lalu ada juga kondisi sinkronus dimana output sinkron dengan CLK, kondisi terjadi ketika reset dan preset tidak dalam kondisi aktif maka yang digunakan adalah input J-K.

pada percobaan dapat dilihat bahawa kondisi asinkronus yaitu reset aktif dan preset non aktif sehingga input Q menjadi reset atau 0 dan Q' menjadi 1 karna invers dari Q
 
5. Video Percobaan [Kembali]





6. Analisa [Kembali]

1. Bagaiamana jika B1 dan B0 diberi logika 0
=
Ketika diberi logika 0 maka rangkaian akan dalam kondisi asinkron dimana R-S aktif karna bersifat actif low dan pada output memiliki keluaran Q=1 dan Q'=1 dimana kondisi tersebut adalah kondisi terlarang. hal tersebut terjadi pada kedua komponen yaitu Dflipflop dan JKflipflop

2.  Bagaimana jika B3 diputus
=
B3 adalah clock , jika diputus maka jika dia kondisi asinkron maka itu tidak berpengaruh , jika dalam kondisi sinkron maka output pada rangkaian tidak akan berubah karena perubahan pada sinkron melibatkan clock untuk merubah bentuk keluaran outputnya.

3. Jelaskan kondisi toggle, terlarang dan not change
=
toogle = kondisi output berubah2 karena mengambil feedback dari output sebelum nya sehingga hasil output berubah2

terlarang = pada konsdisi terlarang keluaran pada output bernilai 1 1

not change = not change berarti tidak berubah yang berarti otputnya sama dengan otuput sebelumnya


7. Download [Kembali]

File HTML [download]
File Gambar Rangkaian 1 [download]
File Video Rangkaian 1 [download]
File Rangkaian Percobaan 1 Kondisi 8 [download]
File Data Sheet [download]
- Tidak ada komentar:

TUGAS PENDAHULUAN 2

TUGAS PENDAHULUAN 2

  • Percobaan 2 Kondisi 6 :
            Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input                  B0=0, B1=clock, B2=1


2. Gambar Rangkaian Simulasi [Kembali]


percobaan 2 kondisi 6






3. Video [Kembali]


percobaan 2 kondisi 6





4. Prinsip Kerja [Kembali]

percobaan 2 kondisi 6

percobaan 2 dengan input B0=0 B1=clock B2=1 menggunakan T flip-flop

dalam percobaan menggunakan T flip flop dimana T flip-flop sendiri merupakan rangkaian JK yang dimana input J dan K nya dihubungkan menjadi 1 sehingga inputnya menjadi 1 yaitu T. dalam percobaan input T dihubungkan langsung ke VCC sehingga logika bernilai 1 pada input T, sedangkan pada input R dan S aktif low dihubungkan dengan B0 dan B2 dengan logika pada input yang diberi 0 dan 1 , sehingga input yang dibaca adalah logika 1 untuk B0 dan 0 untuk B2 karena input nya adalah activ low.

hasil pembacaan akan diambil dari sifat asinkronus karena input R dan S sedang aktif dan JK dan clock diabaikan , seperti pada modul yang berlogika 1 saat pembacaan adalah R dan S berlogika 0 sehingga yang tampil di input Q adalah 0 dan Q' adalah 1 , Q bernilai 0 berarti reset aktif , sedangkan jika 1 artinya set.




 
5. Link Download [Kembali]

File HTML [download]
File Gambar Rangkaian 2 [download]
File Video Rangkaian 2 [download]
File Rangkaian Percobaan 2 Kondisi 6 [download]
File Data Sheet [download]
- Tidak ada komentar:

TUGAS PENDAHULUAN 1

TUGAS PENDAHULUAN 1

  • Percobaan 1 Kondisi 8 
            Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan                ketentuan input B0=1, B1=0, B2=1, B3=don’t care, B4=don’t care, B5=0, B6=don’t care


2. Gambar Rangkaian Simulasi [Kembali]

percobaan 1 kondisi 8






3. Video [Kembali]

percobaan 1 kondisi 8






4. Prinsip Kerja [Kembali]

 percobaan 1 kondisi 8

percobaan 1 dengan ketentuan input B0=1, B1=0, B2=1, B3=don’t care, B4=don’t care, B5=0, B6=don’t care

dalam percobaan tersebut menggunakan J-K flipflop dan D flipflop , dimana menggunakan masukan tambahan yaitu reset dan set dengan sifat aktif low , aktif loe berarti input akan dibacaca 1 ketika masukan yang diberikan berlogika 0 atau bisa dibilang lactif low akan aktif jika diberi tegangan rendah , sedangkan aktif hight akan aktif ketika diberi tegangan lebih dari aktif low.

pada rangkaian terjadi kondisi Asinkronus atau hasil output tidak bergantung CLK (clock) ,jadi input yang dihitung hanya reset dan preset(set). asinkronus terjadi ketika input set/ preset salah satunya aktif atau jika kediuanya aktif itu adalah input terlarang atau tidak boleh digunakan. lalu ada juga kondisi sinkronus dimana output sinkron dengan CLK, kondisi terjadi ketika reset dan preset tidak dalam kondisi aktif maka yang digunakan adalah input J-K.

pada percobaan dapat dilihat bahawa kondisi asinkronus yaitu reset aktif dan preset non aktif sehingga input Q menjadi reset atau 0 dan Q' menjadi 1 karna invers dari Q



 
5. Link Download [Kembali]

File HTML [download]
File Gambar Rangkaian 1 [download]
File Video Rangkaian 1 [download] 
File Rangkaian Percobaan 1 Kondisi 8 [download]
File Rangkaian Percobaan 2 Kondisi 6 [download]
File Data Sheet [download]
- Tidak ada komentar:

MODUL 2

 

MODUL 2 : Flip-Flop





1. Tujuan [Kembali]

  1. Merangkai dan menguji berbagai macam flip-flop. 

2. Alat dan Bahan [Kembali]





 Gambar 2.1. Module D' Lorenzo (kiri) dan Jumper (kanan)



1. Panel 2203C.
2. Panel 2203D.
3. Panel 2203S.
4. Jumper


3. Dasar Teori [Kembali]

   3.1  Flip-Flop 

        Flip-flop adalah rangkaian elektronika yang memilki dua kondisi stabil dan dapat digunakan untuk
menyimpan informasi. Flip-flop merupakan pengaplikasian gerbang logika yang bersifat            Multivibrator Bistabil. Dikatakan Multibrator Bistabil karena kedua tingkat tegangan keluaran pada Multivibrator tersebut adalah stabil dan hanya akan mengubah situasi tingkat tegangan keluarannya saat dipicu (trigger). Flip-flop mempunyai dua Output (Keluaran) yang salah satu outputnya merupakan komplemen Output yang lain. 

  • a. R-S Flip-Flop 
            R-S Flip-flop merupakan dasar dari semua flip-flop yang memiliki 2 gerbang inputan atau                      masukan yaitu R dan S.






  • b. J-K Flip-Flop
           Kelebihan J-K Flip-flop adalah tidak adanya kondisi terlarang atau yanng berarti diberi                           berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau                       outputnya. 




  • c. D Flip-Flop
         D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop               R- S. Perbedaan dengan R-S flip-flop terletak pada inputan R, dan D Flip-flop inputan R terlebih           dahulu diberi gerbang NOT.


  • d. T Flip-Flop 
         T Flip-flop merupakan rangkaian flip-flop yang telah di buat dengan menggunakan J-K Flip-                 flop yang kedua inputannya dihubungkan menjadi satu maka akan diperoleh flip-flop yang                     memiliki watak membalik output sebelumnya jika inputannya tinggi dan outputnya akan tetap               jika inputannya rendah.
- Tidak ada komentar:

Percobaan 2

LAPORAN PERCOBAAN 2


1. Prosedur Percobaan [Kembali]

1. Buat rangkaian seperti gambar berikut : Diagram logika dari rangkaian yang menyatakan dua bentuk ekivalen dari fungsi yang telah disederhanakan ditunjukkan pada gambar dibawah ini.

2. Catat hasil yang didapat tersebut dalam bentuk tabel pada jurnal. Bandingkan hasil di dapat dengan persamaaan awal.




2. Hardware [Kembali]


3. Rangkaian Percobaan [Kembali]




4. Video [Kembali]








5. jurnal dan analisa [Kembali]











5. Link Download [Kembali]

Download rangkaian (here)
Download foto dan video (here)
download HTML (here) 
- Tidak ada komentar:

Percobaan 1

LAPORAN PERCOBAAN 1


1. Prosedur Percobaan [Kembali]

1. Buat rangkaian seperti pada gambar dibawah ini.
2. Set switch B0 dan B1 sesuai dengan jurnal, catat output H yang terjadi pada tabel kebenaran. 3. Sekarang ganti switch B1 dengan input clock dan paralel kan ke output H. 
4. Gambarkan bentuk sinyal keluaran pada tiap-tiap gerbang logika.

2. Hardware [Kembali]


3. Rangkaian Percobaan [Kembali]


4. Video [Kembali]
















5. jurnal dan analisa [Kembali]














5. Link Download [Kembali]

Download rangkaian (here)
Download foto dan video (here)
download HTML (here) 
- Tidak ada komentar:
Langganan: Postingan (Atom)
Among Us - Crewmates

Modul 3 : Communication

[KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Tujuan 2. Alat dan Bahan 3. Dasar Teori 4. Percobaan Percobaan A. Tugas Pendahuluan 1 B. Tugas...

  • MODUL 3
      MODUL 3 : Counter [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Tujuan 2. Alat dan Bahan 3. Dasar Teori Per...
  • 3.5 TRANSISTOR AMPLIFYING ACTION
      [Menuju Akhir] DAFTAR ISI 1. tujuan 2. alat dan bahan 3. dasar teori 4. percobaan 5. prinsip kerja 6. download...
  • 1.8 SIRKUIT SETARA DIODE
      [Menuju Akhir] DAFTAR ISI 1. tujuan 2. alat dan bahan 3. dasar teori 4. percobaan 5. prinsip kerja 6. download...